Design fr Testbarkeit, Fehlersuche und Zuverlssigkeit

In diesem Buch werden mehrere neue Anstze vorgestellt, die den Weg fr die nchste Generation integrierter Schaltungen ebnen, die auch in sicherheitskritischen Anwendungen erfolgreich und zuverlssig integriert werden knnen. Die Autoren beschreiben neue Manahmen zur Bewltigung der steigenden Herausforderungen im Bereich des Designs fr Testbarkeit, Fehlersuche und Zuverlssigkeit, die fr moderne Schaltungsentwrfe unbedingt erforderlich sind. Insbesondere werden in diesem Buch formale Techniken wie das Satisfiability (SAT)-Problem und das Bounded Model Checking (BMC) kombiniert, um die entstehenden Herausforderungen in Bezug auf die Zunahme des Testdatenvolumens, die Testanwendungszeit und die erforderliche Zuverlssigkeit zu bewltigen. Alle Methoden werden detailliert diskutiert und unter Bercksichtigung von industrie-relevanten Benchmark-Kandidaten ausfhrlich evaluiert. Alle Manahmen wurden in ein gemeinsames Framework integriert, das standardisierte Software/Hardware-Schnittstellen implementiert.