Automatyzacja Wypelnienia Dummy dla technologii DSM

Rosnca zoono projektw VLSI i technologii procesowych IC zwiksza niedopasowanie pomidzy projektowaniem a produkcj. Podobiestwo pomidzy ukadem wykonanym na waflu a ukadem zaprojektowanym w narzdziu do projektowania staje si coraz sabsze. Rnice w procesie, wady produkcyjne, itp. tworz nowe wskie garda kosztowe (czas realizacji, wydajno), gdy wchodzimy w er VLSI w skali nanometrycznej. Motywuje to badania majce na celu zwikszenie przewidywalnoci i wydajnoci produkcji VLSI, jak rwnie technologii projektowania rodkw do przezwyciania zmiennoci procesu i bdw litograficznych. CMP i inne etapy produkcji w gbokiej submikronowej skali VLSI maj rny wpyw na urzdzenie i funkcje pocze, w zalenoci od lokalnej charakterystyki ukadu. W celu poprawy produkcyjnoci i przewidywalnoci dziaania oraz ujednolicenia ukadu pod wzgldem okrelonych kryteriw gstoci, wprowadza si do ukadu geometri "dummy fill". Full chip dummy fill jest procesem iteracyjnym, czasochonnym i zwikszajcym rozmiar GDS.